Rambus anuncia el controlador PCIe 6.0: ofrece un rendimiento de 64 GT/s para centros de datos de última generación con señalización PAM4

Rambus acaba de Anunciado su nuevo controlador PCIe 6.0 que utilizará señalización PAM4 y ofrecerá velocidades de transferencia de hasta 64 GT/s en centros de datos de última generación. El nuevo controlador cumple totalmente con las especificaciones PCIe 6.0 de PCI-SIG que se lanzaron a principios de este mes.

Se anuncia el controlador Rambus PCIe 6.0: señalización PAM4 y velocidades de transferencia de 64 GT/s para centros de datos de última generación

Presione soltar: rambus inc, un proveedor líder de IP de chips y silicio que hace que los datos sean más rápidos y seguros, anunció hoy la disponibilidad de su Controlador PCI Express (PCIe) 6.0. La especificación PCIe es la interconexión de elección en un amplio panorama de mercados intensivos en datos, incluidos centros de datos, IA/ML, HPC, automoción, IoT, defensa y aeroespacial.

Optimizado para potencia, área y latencia, el controlador Rambus PCIe 6.0 ofrece velocidades de datos de hasta 64 Gigatransferencias por segundo (GT/s) para aplicaciones de alto rendimiento. Además, el controlador proporciona seguridad de vanguardia con un motor de integridad y cifrado de datos (IDE) que supervisa y protege los enlaces PCIe contra ataques físicos.

“El rápido avance de la IA/ML y las cargas de trabajo con uso intensivo de datos requiere que sigamos brindando soluciones de mayor velocidad de datos con la mejor latencia, potencia y área de su clase”

“El rápido avance de AI/ML y las cargas de trabajo con uso intensivo de datos requiere que continuemos brindando soluciones de mayor velocidad de datos con la mejor latencia, potencia y área de su clase”, dijo Sean Fan, director de operaciones de Rambus. “Como la última incorporación a nuestra cartera de IP de interfaz líder en la industria, nuestro controlador PCIe 6.0 ofrece a los clientes una solución fácil de integrar que brinda rendimiento y seguridad para SoC y FPGA avanzados”.

Las características clave del controlador Rambus PCIe 6.0 incluyen:

  • Admite la especificación PCIe 6.0, incluida la velocidad de datos de 64 GT/s y la señalización PAM4
  • Admite FLIT de tamaño fijo que permiten una alta eficiencia de ancho de banda
  • Implementa corrección de errores de reenvío (FEC) de baja latencia para la solidez del enlace
  • El tamaño de la ruta de datos interna se escala automáticamente hacia arriba o hacia abajo (256, 512, 1024 bits) en función del máx. velocidad y ancho de enlace para reducir el número de puertas y un rendimiento óptimo
  • Compatible con versiones anteriores de PCIe 5.0, 4.0 y 3.0/3.1
  • Admite configuraciones de puerto Endpoint, Root-Port, Dual-Mode y Switch
  • IDE integrado optimizado para el rendimiento

Cómo funciona el controlador PCIe 6.0

El controlador PCIe 6.0 es compatible con versiones anteriores de las especificaciones PCIe 5.0, 4.0 y 3.1/3.0. Es compatible con la versión 6.x de la interfaz PHY para la especificación PCI Express (PIPE). El controlador expone una interfaz de transmisión (Tx) y recepción (Rx) altamente eficiente con anchos de bus configurables. Diseñado para satisfacer una multitud de casos de uso de clientes e industrias, el IP se puede configurar para admitir topologías de punto final, puerto raíz, puerto de conmutador y modo dual, lo que permite una variedad de modelos de uso. El asistente de interfaz gráfica de usuario (GUI) proporcionado permite a los diseñadores adaptar la IP a sus requisitos exactos, activando, desactivando y ajustando una amplia gama de parámetros.

Capa PCI Express

  • Diseñado para las últimas PCI Express 6.0 (64 GT/s), 5.0 (32 GT/s), 4.0 (16 GT/s), 3.1/3.0 (8 GT/s) y PIPE 6.x (8, 16, 32, 64 y 128 bits) especificaciones
  • Admite arquitectura SerDes PIPE 10b/20b/40b/80b de ancho
  • Admite PIPE original de 8b/16b/32b/64b/128b de ancho
  • Cumple con la especificación PCI-SIG de virtualización de E/S de raíz única (SR-IOV)
  • Admite múltiples canales virtuales (VC) en modos FLIT y no FLIT
  • Admite configuraciones de puerto de punto final, puerto raíz, modo dual y conmutador
  • Admite velocidades PCIe 6.0 a PCIe 1.0
  • Admite corrección de errores de reenvío (FEC): algoritmo ligero para baja latencia
  • Admite el modo de bajo consumo L0p
  • Protección de paridad de hasta 4 bits para la ruta de datos
  • Soporta sincronización de reloj y activación de energía
  • Las funciones de RAS incluyen anulación de temporizadores LTSSM, anulación de temporizadores ACK/NAK/Replay/UpdateFC, acceso a interfaz PIPE no codificada, inyección de errores en rutas Rx y Tx, estado detallado de recuperación y mucho más, lo que permite una implementación segura y confiable de IP en entornos de misión crítica. SoC


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